摘要
本文分享了一种通用的Uart收发模块，可实现Uart协议所支持的任意波特率，任意位宽数据（5~8），任意校验位（无校验、奇校验、偶校验、1校验、0校验），任意停止位（1、1.5、2）的数据传输。此模块内部集成了FIFO，以消除发送端和接收端波特率不一致导致的累计误差。此模块经过多次测试与实际使用验证，可实现连续10万+数据无间隔连续发送与接收无错误。
关键词：Uart，FIFO，Verilog模块，校验位，停止位
一. 什么是UART
UART，Universal Asynchronous Receiver/Transmitter，通用异步收发器，它将并行数据转换成串行数据进行传输。我们通常说的UART有两种意思，一种是UART协议，是串口通信采用的通用协议；一种是UART串口通信，指的是TTL电平的串口通信。关于UART和串口通信的关系的详细介绍可参考我的另一篇博客：
串口通信简介——发展历史与基本概念 – 徐晓康的博客 (myhardware.top)
二. UART协议详解
UART协议由三根线组成，Tx，Rx，Gnd即发送、接收与地，不包含时钟线，属于全双工异步串行通信协议。
UART协议的波特率，Buad，表征数据传输的速率，因为UART协议用3.3V/5V表示逻辑1，用0V表示逻辑0，只有两个有效电平，所以UART协议的波特率与比特率是相等的。这部分属于数据通信的基本概念，可参考我的另一篇博客：数据通信的基本概念 – 徐晓康的博客 (myhardware.top)。
需要注意的是， UART协议的数据传输双方需要预先约定好使用相同的波特率，这样发送端发出的数据才能被接收端正确出来。
UART协议的时序图：
空闲位：高电平，表示此刻Tx线或Rx线处于空闲状态，没有进行数据传输。
开始位：一个传输时钟周期的低电平，表示数据传输开始。
数据位：UART协议支持一次传输5、6、7或8位，每位占用一个传输时钟周期。
校验位：UART协议共支持五种校验方式：
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无校验，即NONE，不进行校验，此时没有校验位；
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奇校验，即ODD校验，指的是如果数据位中1的个数为奇数，奇校验值为0，否则为1；
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偶校验，即EVEN校验，指的是如果数据位中1的个数为偶数，偶校验值为0，否则为1；
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1校验，即MARK校验，校验位固定为1；
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0校验，即SPACE校验，校验位固定为0。
停止位：停止位表示单次传输结束，停止位可占1 / 1.5 / 2个传输时钟周期。
一帧字符与下一帧字符间可间隔任意个空闲位，也可以完全没有间隔，即停止位后紧跟下一帧的开始位，但这样的话可能在连续传输大量数据时接收数据出错。因为Uart是无时钟的，发送端和接收端的波特率必然存在微小偏差，这导致接收端每一位的长度和发送端是不一样的，所以大量数据的无间隔传输会使得位长误差累加，最终导致接收错位。
三. UART收发模块框图与使用说明
3.1 参数
| 参数名 | 说明 | 可选值 |
|---|---|---|
| CLK_FREQ_MHZ | 此模块的工作时钟频率，以MHz为单位 | 任意正数，默认100 |
| BAUD | 串口波特率，注意根据板卡uart收发芯片支持的波特率来设置 | 任意正数，默认115200 |
| DATA_BITS | 串口一帧包含的数据位的位宽，一般的串口芯片只支持数据位宽5/6/7/8 | 5，6，7，8（默认） |
| PARITY | 校验类型，无校验（默认），奇校验，偶校验，1校验，0校验 | “NONE”（默认），”ODD”, “EVEN”, “MARK”, “SPACE” |
| STOP_BITS | 停止位位宽，1/1.5/2 | 1（默认），1.5，2 |
| RS485_MODE_EN | 485模式使能, 此时uart工作在半双工模式 | 0(默认)表示不使能，1表示使能 |
3.2 信号
| 信号分组 | 信号名 | 方向 | 说明 |
|---|---|---|---|
| 发送FIFO写端口 | uart_tx_fifo_din[7:0] | input | 发生FIFO输入数据端口 |
| uart_tx_fifo_wr_en | input | 发送FIFO输入使能 | |
| uart_tx_fifo_full | output | 发送FIFO满指示 | |
| RS485发送使能 | uart_tx_485_de | output | 主机发送优先, 当收发均空闲时, 有待发送数据过来, 进入发送状态, 拉高de |
| Uart接收端口 | uart_rdata[7:0] | output | Uart接收到的数据 |
| uart_rdata_valid | output | Uart接收数据有效指示，高电平有效 | |
| uart_rdata_error | output | Uart接收数据校验未通过，高电平有效 | |
| 物理引脚 | uart_tx | output | uart发送线 |
| uart_rx | input | uart接收线 | |
| 时钟与复位 | clk | input | 模块工作时钟，应输入频率与参数CLK_FREQ_MHZ相等的时钟 |
| rstn | input | 同步复位信号，低电平复位，不连接也可正常工作 |
3.3 使用说明
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此模块内部已集成了一个深度32，位宽8的同步FIFO，如设定的Uart数据位宽为5，那么将5bit数据写入8bit FIFO中，发送模块也会相应的只取低5位的数据。
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当要发送数据时，上层模块只需往发送FIFO中写数据即可，此模块检测到发送FIFO非空时，就会将FIFO中数据发送出去。
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未集成接收FIFO，一般情况下FIFO处理接收数据无需FIFO。
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uart_tx_485_de是485通信的发送使能，如果外部RS485收发器支持自动收发功能，则没有485_de引脚需要连接；而对于不支持自动收发功能的RS485收发器，将此uart_tx_485_de连接至485_de引脚即可。
四. 回环测试示例
测试用板卡：明德扬MP5620，板上FPGA型号K7，板上Uart转USB芯片为SILICON LABS公司的CP2102-GM，其支持的串口协议如下图所示：
使用的串口助手：正点原子串口调试助手 V3.0。测试界面如下：
在115200波特率，8数据位，无校验，1停止位的条件下，回环测试通过。接着更改参数（需要USB转串口的芯片支持该组参数），进行其它条件下的试验，均无问题。
在连续发送10万个字节数据时，仍能返回正确的数据，这是因为加入了FIFO，波特率误差被FIFO缓冲消除了，如果不加FIFO且无间隔的发送数据，则连续发送10几个数据就可能发生接收错位，使得返回数据与发送数据不一致。
注意：上位机的波特率与Verilog模块设置的波特率并非完全一致的，不一致的原因：1.上位机设置的波特率不准；2.波特率设置是整数时钟分频得到的，无法精确到小数位。可能是115200与115201的区别，正常情况这么小的差距数据也能被正常识别。但是XCOM在一次性发送多帧时，两帧之间是没有任何间隔的，这使得在连续传输多帧后，接收数据错位，所以需要FIFO。
五. 模块代码与工程分享
Gitee与Github双端同步。
Gitee：Verilog功能模块–Uart: 串口通信模块 (gitee.com)
Github：zhengzhideakang/Verilog—Uart: 串口通信模块 (github.com)
因Vivado工程为二进制文件，难以通过Git管理，上述两个仓库仅有测试工程的顶层源文件与引脚约束文件，工程文件通过网盘分享。
verilog-function-module–uart 回环测试 Vivado 2021.2工程 20240921.7z
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