源码分享 – 徐晓康的博客

Verilog功能模块

FIFO

自编FIFO，含同步FIFO、异步FIFO、不同位宽转换、FWFT(首字直通)、实现方式可选分布式或block。信号名称与Vivado FIFO IP保持一致。

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Uart收发

一种通用的Uart收发模块，可实现Uart协议所支持的任意波特率，任意位宽数据（5~8），任意校验位（无校验、奇校验、偶校验、1校验、0校验），任意停止位（1、1.5、2）的数据传输。

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按键消抖

Verilog按键消抖模块，支持自动识别按键/抬起电平。

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滑动平均值

应用场景：1.对平均值会变化，但变化速度较慢的信号求平均值；2.数字滤波中去除信号的直流偏置

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时钟分频

模块功能：对输入时钟进行任意倍数分频。应用场景：1.需要对时钟进行分频，而PLL不能满足要求或者使用起来不方便； 2.需要固定倍数关系的时钟； 3.需要运行时不断变化频率的时钟。

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标准FIFO转首字直通FIFO

此模块能将Stardard FIFO读端口转为FWFT FIFO读端口，转换后端口的行为与真实的FWFT FIFO读端口完全一致。

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ADC SGM58600驱动

与ADC芯片SGM58600（对标TI的ADS1255）对接，控制其放大倍数，输出速率等信息，接收其输出并转为24位数据。

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AXI3/4 Lite/Full主机

模块均为标准的AXI接口，可在Vivado中对模块进行IP封装，之后在Block Design可以直接与其它AXI接口IP进行总线连接。

无

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I2C主机

本文实现了几乎全功能的Verilog的I2C主机，可应用于同任意速率，任意地址宽度的I2C从机设备进行通信。此主机模块还支持页读/页写、从机时钟拉伸、软复位并兼容SCCB协议，但模块未实现时钟同步于仲裁，故不支持多主机。

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Python自编模块

进制转换

自编FIFO，含同步FIFO、异步FIFO、不同位宽转换、FWFT(首字直通)、实现方式可选分布式或block。信号名称与Vivado FIFO IP保持一致。

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